실리콘관통전극(TSV), 마지막 난관(기술⋅채산성)을 넘어라
실리콘관통전극(TSV), 마지막 난관(기술⋅채산성)을 넘어라
  • 오은지 기자
  • 승인 2015.08.19 00:00
  • 댓글 0
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반도체 패키지 패러다임을 2D에서 3D로 바꾸는 시작점인 실리콘관통전극(TSV) 기술 양산이 예상보다 더디다. 업계는 반도체 용량과 성능을 동시에 높일 수 있는 이 기술을 지난 2013년 양산한다는 목표로 개발했지만 아직까지 테스트 수준의 소량 양산에 그치고 있다. TSV 대량 생산을 위한 과제에 대해 살펴 본다.

 

 

TSV_Stack.jpg

▲TSV 구조 / 램리서치 제공

 

 

 

가격-수율 가성비를 높여라

 

TSV는 메모리와 메모리, 메모리와 시스템반도체 웨이퍼를 수직으로 쌓아올리고 전극을  웨이퍼 내부에 뚫어 각 회로의 입출력부(I/O)와 기판(substrate)을 연결하는 기술이다. 

 

기존 본딩와이어나 볼그리드어레이⋅플립칩 패키지의 전극이 외부로 나와 있던 것과 다르다. TSV의 가장 큰 장점은 전자 이동속도를 높일 수 있다는 것이다. I/O간 간격이 줄어들어 속도가 빨라지고 성능이 획기적으로 개선될 수 있다. 

 

공간 활용도 극대화 할 수 있다. 용량을 키우기 어려운 모바일 기기나 빠른 성능을 요구하는 서버 시장에 먼저 적용될 예정이다. 

 

관건은 TSV의 이같은 장점이 기존 플립칩-칩스케일패키지(FC-CSP)나 본딩와이어와  비교해 얼마나 가성비가 좋은가다. 

 

시장조사업체 욜이 펴낸 보고서는 TSV가 기존 패키지 대비 시장성이 있으려면 TSV에 들어가는 웨이퍼 당 가격이 200달러 이하로 떨어져야 한다는 게 업계의 컨센서스라고 전한다. 

 

웨이퍼당 가격이 200달러 이하로 떨어지려면 최소한 패키지 수율이 80~90%에  이르고, 생산량도 최소 연간 2만7500장을 넘어야 양산이 가능하다. 

 

현재 TSV 기술에서 가장 앞선 곳은 삼성전자다. 삼성전자가 양산하는 TSV 패키지는 삼성전자의 서버용 DDR4 D램이다. 20nm 공정의 4Gb D램을 4단으로 쌓아 기존 칩 기준 36개를 집적했다. 용량은 64GB다. 

 

업계는 메모리만 쌓을 경우 8단 이상 적층하는 게 쉽지 않고, 적층하더라도 TSV 패키지 장비 투자 대비 채산성이 불투명하다고 보고 있다. 패키지 업계 관계자는 “이 때문에 애플리케이션프로세서(AP)와 적층해 고부가가치를 만들어내려고 한다”고 말했다. 

 

문제는 AP 수율이다. 유일하게 14nm 공정에서 AP를 생산하는 삼성전자의 웨이퍼 생산능력은 월 7만장 수준이지만 수율이 30% 내외라 팹 단가가 높다. 이미 감가 상각이 어느정도 이뤄진 FC-CSP 라인과 달리 TSV는 라인당 5000만달러 이상을 다시 투자해야 한다. 팹 수율을 높여야 라인 투자비를 건질 수 있다는 뜻이다. SK하이닉스와 협력을 추진 중인 AMD는 수율이 더욱 낮은 것으로 알려져 있다.  

 

서버 관계자는 “성능과 가격을 고려했을 때 TSV 패키지에 평균 30% 가량 높은 가격을 지불할 수요가 있지만 실제로 언제쯤 가성비를 맞출 수 있을지는 미지수”라고 말했다. 

 

 

 

패키지, 얼라인먼트 기술 과제 남아

 

TSV 적용 제품은 팹 비용도 높지만 패키지 수율도 기존 공정에 비해 떨어진다. 얼라인먼트 때문이다. 웨이퍼에서 양품만 골라 써야 하기 때문에 패키지 원가절감과 생산 기간을 단축시킬 수 있는 웨이퍼레벨패키지(WLP)가 불가능하다. 

 

웨이퍼 핸들링, 얼라인먼트 기술도 안정화가 필요하다. 이전 공정은 웨이퍼 두께가 얇으면 20Um 수준이었지만 TSV를 위해서는 10Um 정도로 그라인딩을 해야 한다. 그라인딩 후 얇은 종잇장처럼 휘는 웨이퍼를 붙잡고 커팅(쏘잉)해야 해 기존 장비로는 핸들링이 힘들다. 얼라인먼트 기술은 위에서 카메라가 위치를 확인해 조정해주는 광학방식과 아래에서 적외선을 쏴 틈새 등을 확인하는 IR방식이 있다. 광학식은 카메라가 움직이면서 흔들려 안정성이 떨어지는 단점이 있고 IR방식은 웨이퍼 층수가 높아지면 IR이 분산돼 신뢰성이 떨어진다는 게 단점이다. 지금까지는 광학식을 주로 사용했지만 장단점이 뚜렷하기 때문에 아직 결론도 나지 않고 있다.   

 

얼라인먼트 때문에 삼성전자의 패키지 수율은 약 60% 수준으로, 대량 생산까지는 꽤 시간이 걸릴 것으로 보인다. 삼성전자에 정통한 업계 관계자는 “최근에는 모바일용 메모리도 플립칩 보다는 와이어본딩으로 공급하려고 하는 기조상 TSV 양산을 서두르지는 않을 것”이라고 말했다. 

 

고성능AP 성능 개선 속도가 너무 짧다는 것도 TSV를 구현하기 부담스러운 한 요인이다. AP설계가 6개월에 한번씩 바뀌는데다 선폭(노드)이 미세화되는 속도도 빠르다. 지난해 하반기 출시된 스마트폰 ‘아이폰6’와 ‘갤럭시노트’ 등이 28나노 AP를 썼던데 반해 ‘갤럭시S6’는 14나노 AP를 적용했다.

 

AP 노드와 면적은 줄어드는데 메모리와 연결해야 할 I/O 개수는 기하급수적으로 늘어나고 있어 적어도 6개월에 한번씩 TSV 패키지 기술을 새로 개발해야 한다. 

 

인텔이 2.5D EMIB(Embedded Multi-Die Interconnect Bridge) 기술을 적극 홍보하는 것도 아직은 효과적인 얼라인먼트 기술을 확보하지 못한 탓으로 보인다.  


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