2.5D 패키지용 솔루션으로 FO-PLP(팬아웃-패널레벨패키지) 기술을 개발 중인 대만 TSMC가 패널 사이즈를 복수 선정한 것으로 알려졌다. 평균 대비 패널 사이즈가 큰 공정을 활용해 높은 생산성을 추구하는 한편, 개발에 차질을 빚었을 경우를 대비한 중형 사이즈 공정도 병행 개발하는 것으로 풀이된다.

TSMC, 450㎜⋅600㎜ 공정으로 FO-PLP 개발

현재 TSMC가 개발하는 FO-PLP 공정의 패널 사이즈는 450㎜와 600㎜다. TSMC는 지난해 LCD 제조사 이노룩스로부터 타이난 4공장 인수 이후 FO-PLP 공정 개발을 본격화했다. 450㎜ 패널을 기반으로 한 개발팀과 600㎜ 패널 기반의 개발팀을 각각 독립적으로 운영하며 양산화를 추진 중인 것으로 파악됐다.

600㎜ 공정이 생산성이 좋으나, 패널 사이즈가 커 ‘워피지(휨)’ 등 공정상 난제 해결에 시간이 더 걸릴 수 있다. 이를 대비해 450㎜ 공정도 보험 성격으로 병행 개발 중인 것으로 추정된다. TSMC는 오는 2027년 말쯤 FO-PLP 양산에 나선다는 목표를 설정했다. 웨이저자 TSMC CEO(최고경영자)는 지난달 컨퍼런스콜을 통해 “FO-PLP 기술 개발은 아직 초기 단계”라고 설명한 바 있다.

FO-PLP는 기존 FO-WLP(팬아웃-웨이퍼레벨패키지)처럼 반도체 칩 위에 RDL(재배선층)을 직접 형성하고, 이후 몰딩으로 패키지하는 방식이다. AP(애플리케이션프로세서) 같은 모바일 칩이라면 이를 통해 경박단소한 디자인을 구현하고, 열배출을 낮추는 게 목표일 수 있다.

그러나 TSMC가 FO-PLP 기술을 개발하는 건 모바일 칩이 아닌 AI(인공지능) 서버용 반도체 패키지 때문이다. FO-PLP를 2.5D 패키지 기술로 활용하면 현재 GPU(그래픽처리장치)와 HBM(고대역폭메모리) 연결에 사용하는 실리콘 인터포저를 대체할 수 있다. 

2.5D 패키지에 필요한 인터포저 면적이 갈수록 넓어지면서 현재의 실리콘 웨이퍼를 기반으로 한 인터포저 조달은 더욱 어려워지고 있다. 이에 일부 제품에 대해 실리콘 인터포저 대신 FO-PLP로 만든 유기 인터포저로 대체하려는 목표로 풀이된다. FO-WLP와 비교하면 FO-PLP는 공정 사이즈가 크고, 사각형 기판에서 생산된다는 점에서 효율적이다. 

한 반도체 산업 전문가는 “대형 FO-PLP 공정을 이용해 RDL을 형성하고, 그 위에 ‘칩 라스트(Chip Last)’ 방식으로 반도체 다이들을 붙이면 실리콘 인터포저 없이 2.5D 패키지를 구현할 수 있다”고 설명했다.

글래스 인터포저와도 일부 경합할 듯

TSMC는 지난달 개최한 ‘테크 심포지엄’을 통해 CoWoS(칩온웨이퍼온서브스트레이트) 패키지 개발 로드맵을 공개했다. 당시 발표에 따르면 현재 레티클(Reticle) 사이즈의 5.5배 수준인 인터포저 크기는 2~3년 내 9.5배까지 넓어질 전망이다. 

레티클은 반도체 노광공정에서 한 샷에 찍을 수 있는 최대 크기를 의미한다. 가로 26㎜, 세로 33㎜로 크기가 정해져 있다. 따라서 레티클 사이즈의 9.5배라 함은 면적으로 8151㎜²를 뜻한다. 조만간 한 변의 길이가 90㎜인 인터포저가 필요하다는 뜻이다.

한 변의 길이가 90㎜인 인터포저는 300㎜ 실리콘 웨이퍼 위에서 3~4개 밖에 만들지 못한다. TSMC가 600㎜ FO-PLP 공정 개발에 성공한다면, 이 기판 위에서는 같은 크기의 유기 인터포저를 36개까지 만들 수 있다. 450㎜ 공정 개발에만 성공해도 16개를 면취할 수 있다.

600㎜ FO-PLP 공정을 개발하는 게 최선이겠지만 450㎜ 공정 개발에 성공해도 현재의 실리콘 인터포저 수급난을 상당 부분 해소할 수 있다. FO-PLP 기술이 안정화되면 실리콘 인터포저의 대안으로 개발 중인 글래스 인터포저 기술과의 경합도 예상해 볼 수 있다. 글래스 인터포저 역시 실리콘 인터포저를 값싸게 대체해 보자는 아이디어에서 출발한 기술이기 때문이다.

또 다른 반도체 산업 전문가는 “워피지 제어 측면에서 글래스 기술이 더 유리하기 때문에 글래스 인터포저가 상위 제품용으로 활용되고 FO-PLP는 미들엔드 시장에서 공존할 가능성도 있다”고 설명했다.