인텔 파운드리는 IEEE 국제전자소자학회(IEDM) 2024에서 감극성 루테늄(subtractive Ruthenium)으로 칩 내 상호 연결을 개선해 정전 용량을 최대 25%까지 향상시킬 수 있는 신소재 기술을 선보였다고 9일 밝혔다.

또 인텔 파운드리는 최초로 초고속 칩 간(chip-to-chip) 어셈블리 공정을 가능하게 하는 고급 패키징 이기종 통합 솔루션을 활용해 처리량(쓰루풋)을 100배 향상시켰다고 발표했다. 더불어 인텔 파운드리는 GAA(gate-all-around) 스케일링을 더욱 촉진하기 위해 실리콘 리본펫 금속 산화물 반도체(RibbonFET CMOS)와 2D 펫(FET) 게이트 산화물 모듈을 사용해 디바이스 성능을 개선하는 작업을 시연했다.

인텔 파운드리는 구리 트랜지스터의 예상되는 한계를 해결하고, 기존 어셈블리 기술을 개선할 수 있는 트랜지스터 로드맵을 지속적으로 정의하고 구체화하는 여러 대안을 제안했다.

이번에 선보인 감극성 루테늄(Ru)은 칩 내 성능 및 상호 연결을 개선하기 위해 에어갭과 함께 박막 저항(thin film resistivity)을 사용해 상호 연결 확장을 크게 향상할 수 있는 새로운 핵심 대체 금속화 소재다.

인텔 연구팀은 비아(vias) 주변에 고가의 리소그래피 에어갭 제외 면이 필요하지 않거나 선택적 에칭이 필요한 플로우를 통해 대량 제조가 가능한 감극성 루테늄 통합 공정을 R&D 테스트용 디바이스에서 최초로 시연했다. 감극성 루테늄으로 에어갭을 구현하면 25나노미터(nm) 이하의 피치에서 최대 25%의 라인 간 정전 용량 감소(capacitance reduction)가 가능하며 타이트한 피치 레이어에서 구리 다마신(damascene) 공정을 대체하는 금속화 방식으로서 감극성 루테늄의 이점을 보여준다. 이 솔루션은 인텔 파운드리의 향후 노드에 적용될 예정이다.

인텔 파운드리는 첨단 패키징에서 초고속 칩 간 어셈블리에 최대 100배 더 높은 처리량을 구현하기 위해 초박형 칩렛을 구현해 이기종 통합 솔루션인 SLT(Selective Layer Transfer)을 최초로 시연했다. 이를 통해 기능 집적도를 높이고 특정 칩렛을 한 웨이퍼에서 다른 웨이퍼로 하이브리드 또는 융합 본딩할 수 있는 보다 유연하고 비용 효율적인 솔루션을 가능하게 한다. 이 솔루션은 AI 애플리케이션을 위한 보다 효율적이고 유연한 아키텍처를 제공한다.

인텔 파운드리는 GAA(게이트-올-어라운드) 실리콘 스케일링의 한계를 뛰어넘기 위해 6나노미터(nm) 길이의 실리콘 리본펫 CMOS 트랜지스터도 선보였다. 해당 기술은 확장된 게이트 길이 및 채널 두께에서 업계 최고 수준의 쇼트 채널 효과(Short Channel Effect)와 성능을 제공한다. 

이와 함께 인텔 파운드리는 GAA 혁신을 가속화하기 위해 게이트 길이가 30나노(nm)까지 축소된 GAA 2차원(2D) NMOS 및 PMOS 트랜지스터의 제작 공정을 발표했다. 특히 게이트 산화물(GOx) 모듈 개발에 중점을 뒀다. 이 연구는 첨단 트랜지스터 공정에서 실리콘을 대체할 잠재적인 후보로 주목받고 있는 2차원(2D) 전이 금속 칼코게나이드(Transition Metal Dichalcogenide, TMD) 반도체에 대한 업계의 연구 동향을 다룬다.

인텔 파운드리는 또 실리콘보다 더 높은 성능을 제공하고, 더 높은 전압과 온도를 견딜 수 있는 전력 및 무선 주파수(RF) 전자 장비용 신기술인 300밀리미터(mm) 질화 갈륨(GaN) 기술도 발표했다. 이는 업계 최초의 고성능 강화-모드 GaN MOSHEMT(금속 산화물 반도체 고전자 이동도 트랜지스터)로 300밀리미터(mm) GaN-on-TRSOI(“trap-rich” silicon-on-insulator) 기판에서 제작됐다. GaN-on-TRSOI와 같은 첨단 엔지니어링 기판은 신호 손실을 줄이고 신호 선형성을 개선하며, 백사이드 기판 처리를 통해 첨단 통합 체계를 구현함으로써 RF 및 전력 전자 장비와 같은 애플리케이션에서 더 나은 성능을 발휘할 수 있다.