삼성전자가 10나노(㎚)급 2세대 D램을 양산한다.

삼성전자는 지난달 세계에서 최초로 ‘1y나노 8Gb(기가비트) DDR4 D램’을 양산하기 시작했다고 20일 밝혔다. 

지난해 2월 10나노급 1세대(1x나노) 8Gb(기가비트) DDR4 D램’을 양산한 지 21개월 만이다. 용량과 속도, 전력 효율성은 삼성전자가 지난 2012년 양산한 2y나노 4Gb DDR3 D램보다 2배 높다. 

1y나노 공정은 극자외선(EUV) 장비를 사용하지 않고 1x나노 공정보다 생산성을 30% 향상시켰다. 웨이퍼 1장에서 뽑아낼 수 있는 칩 수가 30% 더 많다는 얘기다.

삼성전자는 향후 일부 응용 제품을 제외하고 전면 10나노급 D램 양산 체제로 돌입, 특히 1y나노 D램의 생산량을 늘려 프리미엄 D램 시장에서의 우위를 확보할 계획이다.

이 제품에는 ①'초고속·초절전·초소형 회로 설계', ②'초고감도 셀 데이터 센싱 시스템 설계', ③'2세대 에어 갭(Air Gap) 공정' 등 3가지 핵심 기술이 적용됐다.

'초고속·초절전·초소형 회로 설계'는 초소형 트랜지스터를 기반으로 한 초고속·초절전 회로 설계 기술을 뜻한다. 

이를 통해 동작전압 1.14V~1.26V 사이에서 1세대 10나노급 D램(3200Mbps)보다 속도를 10% 이상 높였다. 1세대 10나노급 D램으로 동작 속도 3200Mpbs를 구현할 때보다 소비 전력은 15% 적다.

‘초고감도 셀 데이터 센싱 시스템’ 기술은 커패시터 용량(전압 차이)을 감지하는 ‘비트라인(Bit line) 비교기’와 ‘편차(Offset) 보상 시스템’을 결합해 셀 데이터 읽기 특성을 2배 이상 높인 기술이다.

D램은 커패시터 내 전하의 유무로 0, 1을 판단한다. 8Gb D램에는 수십억개의 커패시터가 내장되는데, 회로 선폭이 미세화되면 커패시터 크기가 줄어 전하 저장량도 작아진다.

삼성전자는 기존 비트라인 비교기에 편차보상시스템의 정확도를 높여 커패시터 내 저장된 전하량이 적어도 0, 1로 판별할 수 있게 했다. 전체 비트라인 비교기의 민감도를 2배 이상 높였다고 삼성전자 측은 설명했다.

‘2세대 에어갭 공정’은 전류가 흐르는 비트라인(bit line) 주변을 기존 화학 절연물질보다 절연 효과가 뛰어난 얇은 공기막으로 채우는 기술이다. 

공정이 미세화하면 셀 간격이 좁아져 주변에 흐르는 전하(기생 커패시턴스)의 영향이 커진다. 기생 커패시턴스는 비트라인에 전압을 걸면 생기는데, 이 값이 적을수록 셀의 감도가 높아지고 셀 배열의 집적도를 높여 전체 칩 사이즈를 줄일 수 있다. 

삼성전자는 향후 이 기술들을 기반으로 서버용 DDR5, 모바일용 LPDDR5, 슈퍼컴퓨터용 HBM3 및 초고속 그래픽용 GDDR6 등 차세대 프리미엄 D램을 양산하겠다는 전략이다. 

삼성전자 메모리사업부 진교영 사장은 "향후 프리미엄 D램 시장을 10나노급으로 전면 전환해 경쟁력을 더욱 강화할 것"이라고 말했다.

한편 삼성전자는 1y나노 D램 모듈의 CPU업체 실장 평가를 완료하고, 글로벌 주요 고객과 차세대 시스템 개발관련 기술 협력을 추진하고 있다.