내년 연말 양산 개시… EDA 툴 생태계 조성

 

TSMC가 5나노 핀펫(FinFET) 양산 시기를 앞당겼다.

 

내년 하반기부터 위험 생산(Risk production)을 시작, 내후년(2020년) 이를 양산 체제로 바꿀 계획이었지만 내년 4월 위험 생산을 시작, 이르면 연말 대량 양산체제로 전환하기로 했다.

 

글로벌파운드리(GF)의 포기로 7나노 이하 시장이 커진 상황에서 어렵게 잡은 기술 선도자의 지위를 놓칠세라 고삐를 바짝 죄는 모습이다.

 

 

TSMC, EUV 테이프아웃… 내년 5나노 양산 목표

 

 

▲반도체 업계 3개사 로드맵./각 사, KIPOST 정리

 

시높시스, 케이던스, 멘토그래픽스 등 주요 EDA 업계는 이달 초 일제히 TSMC의 5나노(N5) 및 7나노 2세대(N7+)용 설계 도구(Design tool)가 공식 인증을 받았다고 밝혔다. 

 

보통 반도체 외주생산(Foundry) 업계는 한 번에 한 단계씩 노드를 발전시킨다. 이 규칙에 따르면 당초 발표돼야하는 것은 극자외선(EUV) 공정이 적용된 7나노 2세대다. 5나노용 툴이 동시 발표되는 것은 TSMC가 한 번에 2개의 공정을 시작할 계획이라는 뜻이다. 

 

이에 따르면 TSMC의 5나노 공정은 내년 4월부터 위험 생산을 시작하고 연말 양산 체제로 전환된다. 내년 하반기로 예정된 7나노 2세대 공정과 거의 비슷한 시기에 5나노 1세대 공정이 시작되는 셈이다.

 

위험 생산은 파운드리 업체가 신규 생산 과정 초기 불량 비용을 부담하면서 문제점을 수정하는 단계로, 수율을 안정화하는 게 목표다. 위험 생산 단계가 끝나야 대량 양산(mass production)이 시작된다.   

 

두 공정은 모두 EUV 노광 기술을 활용한다 . TSMC는 이미 최대 4개의 레이어에 EUV 노광 기술을 적용한 7나노 2세대 칩을 테이프아웃(Tape-out)했다. 테이프아웃은 설계가 모두 끝난 뒤, 마스크를 생산하기 직전 단계다. 

 

5나노 칩의 첫 테이프아웃은 4월이다. 이 칩은 최대 14층의 레이어에 EUV 노광 기술이 적용된다. 설계를 위한 기초 설계자산(IP)은 대부분 준비됐다. 인건비와 라이선스 비용을 포함, 5나노 반도체의 전체 설계 비용은 최대 2억5000만달러(약 2830억원)에 달한다고 알려졌다.

 

클리프 호(Cliff Hou) TSMC 기술개발담당 부사장은 EE타임즈와의 인터뷰에서 “11월 이후 N5용 0.9버전 툴이 나올 예정이지만 현재 나온 툴만으로도 충분히 5나노 칩을 설계할 수 있다”며 “4세대 PCIe, USB 3.1 등 일부는 6월 이후 마련될 것”이라고 말했다.

 

 

‘판 커진’ EUV, TSMC ‘기술 1등’ 지키자 

 

 

TSMC가 전략을 수정한 가장 큰 까닭은 커진 시장에 대응하기 위해서다. GF가 7나노 이하 핀펫 공정 개발을 잠정 중단하면서 최첨단 공정 경쟁이 TSMC, 삼성전자, 인텔 삼각구도로 좁혀졌다. 

 

인텔은 물량도 적은데다 올해로 예정됐던 10나노 공정 양산을 내년으로 미루면서 사실상 경쟁선상에 포함되지 않는다. 결국 TSMC와 삼성전자의 싸움인 셈이다.

 

7나노 이전까지 세계 최대 파운드리 업체인 TSMC의 기술 개발 속도는 한 번도 시장 4~5위에 불구한 삼성전자를 앞지르지 못했다. 삼성전자의 제조(Fab) 비용은 TSMC보다 비쌌지만 웬만한 기업들은 삼성전자를 더 찾았다.

 

삼성전자에 애플리케이션프로세서(AP) 생산을 맡겼던 애플이 TSMC로 돌아선 이유 또한 TSMC의 기술력이 좋았기 때문이 아니라, 팬아웃웨이퍼레벨패키지(FoWLP) 기술을 거의 무상 제공했기 때문이었다.

 

새로운 기술 EUV가 활용되는 7나노는 TSMC에게 기회다. 

 

TSMC는 지난해 5월 EUV 기술 완성도가 업계가 요구하는 수준이 아님을 감안, 기존 액침 불화아르곤(ArFi) 기술을 활용한 7나노 공정을 위험 생산하기 시작했다. 이를 통해 TSMC는 애플, 엔비디아는 물론 GF의 최대 고객사 AMD 등 대규모 물량을 주문하는 업체들을 고객사로 확보할 수 있었다. 

 

반면 삼성전자는 EUV를 도입한 7나노 공정만 제공하기로 했다. TSMC와 겹치는 EUV 없는 1세대 공정(7LPE)은 과감히 없애고 2세대 공정(LLP)부터 개발, 시장을 되찾아오겠다는 전략이다. 5나노 양산 시기는 TSMC가 계획했던 2020년보다 빠른 내년 하반기로 정했다.

 

TSMC와 삼성전자가 같은 시기에 같은 공정을 양산하기 시작한다면 유리한 건 TSMC다. 이미 7나노 1세대 공정부터 협력해온 업체들이 많고 기초 IP도 갖춰졌다. 

 

▲신규 추가된 TSMC의 패키지 옵션./TSMC, KIPOST 재구성

 

패키지 선택권도 넓다. 미세공정화에 따른 속도 개선 효과가 더뎌지자 TSMC는 이를 보완할 패키지 추가 옵션을 발표했다. 

 

업계 관계자는 “고객사들로부터 5나노에 대한 요구가 높아지자 5나노 설계 툴을 빠르게 내놓은 것으로 보인다”며 “저평가를 받아왔던 기술력을 입증하고 기술 주도권을 놓치지 않기 위한 차원”이라고 설명했다.

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