게이트올어라운드(GAA) 도입 공식화한 삼성전자와는 다른 행보
공급망 준비 미비해 양산 늦어질 가능성 때문... BPR 등 대응책 마련

극자외선(EUV) 기술로 7나노의 장벽을 뛰어넘은 로직 업계가 또 한번의 장벽에 부딪혔다. 이번에는 구조다.

삼성전자는 3나노부터 핀펫(FinFET)이 아닌 게이트올어라운드(GAA) 구조를 채용하겠다고 공식적으로 밝혔다. 반면 TSMC는 3나노까지 핀펫 구조를 적용할 계획이다.

TSMC는 왜 3나노에도 핀펫을 고집할까. 어떻게 핀펫 구조로 3나노 트랜지스터를 만들 수 있을까.

 

핀펫의 한계는 어디까지인가

평면형 전계효과트랜지스터(FET)에서 게이트는 소스에서 드레인으로 전류를 흐르게 하거나 차단하는 일종의 문 역할을 한다./램리서치

로직 반도체의 회로 선폭이 20나노 아래로 좁혀질 수 있었던 건 핀펫이라는 혁신적인 구조 덕분이었다. 

반도체의 주요 요소인 트랜지스터는 기본적으로 스위치 역할을 한다. 이 트랜지스터는 소스에서 드레인으로 전자가 이동해야 동작을 하는데, 이를 제어하는 게 게이트다. 핀펫 이전 대부분의 반도체는 소스와 드레인 사이에 평평한 게이트가 형성돼있는 평면형(Planar) 구조였다.

단위 면적에 더 많은 트랜지스터를 만들수록 반도체의 성능은 좋아진다. 업계는 트랜지스터를 더 작게 만드는 방향으로 기술을 발전시켰다. 트랜지스터 크기를 줄이는 방법은 간단했다. 게이트 길이를 줄이고 소스와 드레인 사이의 간격을 좁히는 것이었다. 소스와 드레인 사이(채널)의 거리, 혹은 게이트 길이를 업계는 선폭이라고 불렀다.

하지만 선폭이 20나노 언저리에 도달하면서 전에 없던 문제가 생겼다. 소스와 드레인 사이의 거리가 너무 가까워지다보니 게이트가 전류의 흐름을 차단하지 못해 전류가 누출되는 문제가 발생했다.

 

2D 평면형 구조의 FET와 3D 핀 구조의 FinFET./램리서치
2D 평면형 구조의 FET와 3D 핀 구조의 FinFET./램리서치

이를 해결한 게 핀펫이다. 평면이었던 채널은 핀펫 구조에서 상어 지느러미처럼 위로 돌출됐다. 게이트는 이 채널을 감싸 3면에서 전류의 흐름을 통제했고, 통제력이 좋아지면서 트랜지스터를 동작하기 위해 필요한 게이트 전압 값도 줄어들어 전력소모량도 감소했다.

하지만 세대 발전을 거듭하면서 선폭이 10나노로 좁혀지자 핀펫도 플래너 구조와 비슷한 문제를 겪기 시작했다. 업계는 핀의 폭(Fin width)이 5나노에 도달하면 핀펫 구조도 한계에 부딪힐 것이라 예측했다. 그 시점이 바로 회로 선폭이 3나노로 좁혀질 때다.

 

한계에 직면했음에도 TSMC는 왜 핀펫을 고집하나

삼성이 3나노에 적용하겠다고 밝힌 GAA 구조는 핀펫의 확장형이다. 

 

평면 트랜지스터와 핀펫, GAA(나노시트 기반)./삼성전자
평면 트랜지스터와 핀펫, GAA(나노시트 기반)./삼성전자

핀펫에서 게이트와 채널이 3면에서 만났다면, GAA에서 게이트와 채널은 4면에서 만난다. 게이트가 채널을 둘러싸고 있다고 해서 붙여진 이름이 ‘게이트 올 어라운드’다. GAA는 핀펫과 장비를 상당부분 공유한다. 특히 나노 시트 기반 GAA는 기존 장비를 대부분 활용할 수 있다고 알려져있다. 

TSMC도 GAA 구조를 차세대 공정에 도입할 계획이지만, 3나노는 아니다. EUV 공정도 삼성보다 한발 늦게 적용했던 것처럼 이 회사는 GAA 구조 또한 다음 세대로 넘길 계획이다. 

TSMC가 핀펫 구조를 고집하는 이유는 간단하다. 아무리 기존 장비들을 활용할 수 있다해도, 구조를 바꾸는 것 자체로 여러 변수가 생기기 때문이다. 파운드리 업체 1위인데다 생산량도 많은만큼 TSMC 입장에서는 섣불리 구조를 바꾸기가 어렵다. 

나노시트 기반 GAA 공정은 실리콘(Si)과 실리콘게르마늄(SiGe)을 각 3층씩 번갈아 나노 시트로 성장(Growth)시키고 깎아 게이트를 형성, 핀 모양을 만드는 것부터 시작된다. 여기까지는 핀펫과 유사하지만 문제는 이후부터다. 

식각 마스크 역할을 하는 이너 스페이서(Inner Spacer) 형성부터 선택적 식각, 나노시트 사이에 금속층을 원자층증착(ALD)하는 것 등은 핀펫에선 찾아볼 수 없었던 생소한 공정이다. 실리콘게르마늄의 게르마늄(Ge) 함량부터 게이트 금속 재료 구성과 두께, 이너 스페이서 재료와 두께 등 개발해야할 레시피가 한둘이 아니다.

EUV 도입 당시에도 발목을 잡았던 계측 및 검사(MI)는 GAA 구조 도입 때도 걸림돌로 작용한다. 갈수록 높아지는 정밀도 탓에 MI 장비는 한 생산 라인에 12개 종류 이상이 들어갈 정도로 중요성이 커졌다. 업계가 계획하고 있는 GAA 위험 생산 시점은 내년이지만, GAA를 위한 MI 장비들은 아직도 연구개발(R&D) 단계다. 

업계 관계자는 “EUV 또한 수년이 넘는 시행착오 끝에 대량 양산 체제에 접어들었지만 아직도 수율이 80% 이하인데다, 공급망(SCM) 안정화에도 1년 이상의 시간이 걸렸다”며 “GAA도 아직 SCM의 준비가 미비해 예상보다 상용화에 오랜 시간이 걸릴 수 있다”고 말했다.

 

3나노 핀펫, 어떻게 가능할까

이와 함께 드는 의문은 TSMC가 어떻게 3나노로 핀펫 구조의 반도체를 만드느냐다. 앞서 말했듯 업계도, 학계도 핀펫 구조의 한계는 3나노로 봤다. 

가장 유력한 건 매립형 전원 레일(BPR)이다. 

전원 레일은 각 트랜지스터의 소스·드레인의 접점을 연결, 다수의 트랜지스터에 전력을 공급하는 역할을 한다. 다수의 셀에 전력을 보내야하기 때문에 다른 회로에 비해 선폭이 두꺼운 편이고, 보통은 금속 1층(M1 layer)에서 구리(Cu) 라인으로 구현된다. 

 

BPR은 전원 레일을 메탈 레이어가 아닌 실리콘 기판 내부에 삽입하는 기술이다./Imec

BPR은 이 전원 레일을 금속층이 아닌 실리콘 기판 내부에 삽입하는 기술이다. 반도체를 건물로 따지자면 건물 외관을 빙 두르고 있던 수로를 지하에 넣어버리는 것과 비슷하다. BPR을 활용하면 1핀 구조의 핀펫이나 나노시트 기반의 GAA 구조에서 트랙 수를 줄일 수 있어 선폭을 줄이지 않으면서도 다이(die) 면적을 17% 감소시킬 수 있다.

TSMC는 지난 2011년 미국 특허청에 BPR에 관한 특허(US8507957B2)를 출원하고 기술을 연구개발(R&D) 해왔다. 힘을 보태온 게 벨기에 아이멕(Imec) 연구소다.

아이멕은 지난해 IEDM 2019에서 Arm과 함께 BPR을 적용한 프로세서가 얻는 성능과 밀도 이점에 대해 발표했다. 연구진은 3나노 핀펫 공정에서 구리 대신 루테늄(Ru)으로 BPR을 구현했는데, 갑자기 파워 레일에 걸린 전압이 급격히 떨어지는 전압 강하(IR Drop) 현상이 크게 개선됐다고 밝혔다.

물론 BPR 역시 설계 도구부터 SCM이 형성돼야하는 건 마찬가지지만, 칩 자체의 구조를 바꾸는 것보다는 훨씬 간단한 일이다.

업계 관계자는 “금속 층은 후공정(BEOL)에서 형성되는데 두께가 두껍다보니 금속 층간 연결이 성능 개선의 병목 현상이 된다”며 “재료부터 형태까지 다양한 방식으로 연구가 되고 있는데 현재 가장 상용화 가능성이 높은 건 BPR”이라고 말했다.

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