시장 특성상 ROI 확보 어려워... 삼성·하이닉스도 1z에서 1α나노로 적용 미뤄
채산성 높이기 위해서는 생산 물량 늘려야 하는데 3위 입장에선 쉽지 않아

로직(Logic)에 이어 D램에도 극자외선(EUV) 공정이 도입된다.

삼성전자가 업계 처음으로 EUV 공정 기반의 1α나노(14나노) D램 양산 체제를 구축했다. SK하이닉스 역시 차세대 D램에 EUV 기술을 적용할 계획이다. 삼성전자와 마찬가지로 1α 나노부터다. 

반면 마이크론은 1c나노까지 액침불화아르곤(ArFi) 기반 심자외선(DUV) 패터닝 기술을 활용할 계획이다. 새로운 기술이다보니 양산 및 램프업(Ramp-up) 기간이 오래 걸릴 것이라는 이유에서다. 

 

EUV로 얻을 수 있는 이익과 EUV에 드는 비용, 무엇이 더 큰가

ASML의 EUV 스캐너 'NXE:3400'./ASML
ASML의 EUV 스캐너 'NXE:3400'./ASML

그러나 마이크론이 ArFi 기반 DUV에 천착하는 더 큰 이유는 비용 때문이다. EUV 장비가 로직 공정에 들어간지 1년이 지났지만, EUV의 투자 대비 수익률(ROI)은 좀처럼 올라갈 기미를 보이지 않고 있다.

EUV 스캐너 한 대만 2000억원인데다, 이 장비를 도입했을 때 필요한 검사계측(MI) 장비도 대 당 수백억원을 호가한다. 부분품과 마스크 등 재료비와 설계자동화(EDA) 툴 등 소프트웨어 비용까지 감안하면 생산 라인에 EUV 스캐너를 한 대만 도입한다해도 최소 4000억원 가량이 소요간다.

비용보다 성능이 우선하는 로직 반도체와 달리, 메모리는 아직 성능보다 비용이 먼저다. 또 소품종 대량 생산 체제인데다 시장이 규모의 경제로 돌아가기 때문에 생산량이 많지 않은 신제품에 새로운 기술을 도입, 수익을 올리기가 쉽지 않다.

당초 1z 나노에 EUV를 도입할 것으로 예상됐던 메모리 업체들이 그 다음 세대인 1α 나노부터 EUV를 적용하기로 한 건 이 때문이다.

메모리 업계 관계자는 “삼성전자도, SK하이닉스도 메모리에 EUV를 도입하는 걸 최대한 미루려고 했다”며 “기술 안정성도 상대적으로 떨어지지만 가장 큰 이유는 그만큼의 비용을 지불하면서 수익성을 높이기가 쉽지 않다고 판단했기 때문”이라고 말했다.

 

파운드리 업계 : 이익이 비용보다 크다

중앙처리장치(CPU)와 그래픽처리장치(GPU)의 성능은 메모리의 성능 차이는 매년 50%씩 벌어지고 있다./시놉시스
중앙처리장치(CPU)·그래픽처리장치(GPU)와 메모리의 성능 차이는 매년 50%씩 벌어지고 있다./시놉시스

로직 반도체 업계는 메모리에 비해 비용보다 성능·전력소모량·면적(PPA)을 중요하게 여긴다. 메모리보다 공정 세대별 PPA의 발전 속도가 빨라 기업이던 일반 소비자던 그 차이를 체감할 수 있을 정도기 때문이다.

실제 데이터센터 업계나 통신 업계 등 기업간(B2B) 고객 뿐만 아니라 일반 소비자조차 중앙처리장치(CPU)와 그래픽처리장치(GPU), 애플리케이션프로세서(AP) 등은 최신 제품을 선호하지만, 메모리는 최신 제품 대신 이전 세대 제품을 끼워넣는 경우가 많다.

애플이 대표적이다. 애플은 매년 아이폰 시리즈에 자체 개발한 AP ‘A’ 시리즈를 넣지만, D램은 대개 2년 주기로 갈아치운다. 지난해 출시된 ‘아이폰 11’ 시리즈에도 2018년 나온 ‘아이폰XS’와 마찬가지로 4GB 용량의 LPDDR4X 램이 탑재됐다.

그렇다보니 파운드리 업체들은 EUV 도입으로 인한 비용을 지불할 의사가 충분했다. 같은 공정을 거친다 해도 각 웨이퍼마다, 각 다이(Die)마다 성능 편차가 있는데 EUV를 도입하면 공정 단계(Step)가 감소하는 만큼 편차를 줄여 성능을 확보하기가 쉽기 때문이었다. 패턴이 원하는 대로 뚜렷하게 그려지는 패턴 충실도(pattern fidelity)도 높아진다.

 

LELE와 자가정렬 더블패터닝(SADP) 기술의 공정 흐름도 비교.
LELE와 자가정렬 더블패터닝(SADP) 기술의 공정 흐름도 비교.

TSMC와 인텔의 경우 10나노 공정에 자가정렬사중패터닝(SAQP) 기술을 쓰고, 삼성전자는 노광과 식각(LE·Litho-etching)을 3번 반복하는 LELELE를 활용했다. 모두 ArFi 노광 기술 기반이다. SAQP의 경우 공정 단계가 60단계정도 되고, LELELE는 27단계 정도 되는데, EUV로 이를 대체하면 10단계로 줄일 수 있다. 

단계 수가 줄어드는 만큼 들어가는 장비 수도 감소한다. 비용 측면에서도 유리했다는 얘기다. ASML에 따르면 ArFi DUV 기술 대비 EUV를 적용하면 공정 마진(Margin)을 40% 정도 더 확보할 수 있다.

파운드리 업계 관계자는 “기존 ArFi로 7나노를 구현하려면 물리적으로 더 큰 생산라인을 구축해야했고, 장비도 더 많이 들어가 총소유비용(TCO)이 급증했다”며 “메모리의 경우 아직 로직처럼 10나노 아래로 떨어진 게 아니라 EUV를 도입했을 때의 장점이 크지 않을 것”이라고 말했다.

여기에 로직 반도체는 대부분 다품종 소량양산 체제고, EUV를 도입한 첨단 공정을 서비스하는 곳이 삼성전자와 TSMC뿐이라 가격 결정권을 이들이 가지고 있다. 

또다른 업계 관계자는 “7나노 공정을 제공하는 업체가 두 곳 뿐이라 공정 가격을 올려도 생산을 맡길 수밖에 없는 구조”라며 “TSMC는 7나노 전체 생산용량 중 80%를 선주문 물량으로 채우고, 20%는 급하게 생산을 해야하는 업체에게 급행료를 받아 수익성을 극대화한다”고 말했다.

 

메모리 : 비용과 이익, 어느 것이 우선하는가

전통적으로 메모리 시장은 싼 값에 많은 물량의 제품을 더 빨리 찍어내는 업체가 주도권을 잡았다. 과거 D램 메모리 반도체 업계가 무한 생산 경쟁의 치킨 게임을 벌였던 것도 이 때문이다. 

D램 제조사가 3곳밖에 남지 않은 지금도 마찬가지다. 노드가 내려가면서 기술력 차이가 생긴 만큼 전처럼 치킨 게임을 벌일 가능성은 줄어들었지만, 여전히 규모의 경제 논리가 적용된다. 

1z 나노 D램까지도 업계는 로직의 10나노 공정에 쓰인 노광 기술보다 단순한 자가정렬 더블패터닝(SADP)을 활용했다. 쉬웠던 건 아니다. 커패시터를 얇고 길게 형성하면서도 촘촘히 배열해야해 패터닝의 난이도가 올라갔고, 높은 종횡비로 커패시터를 식각하는 것도 어려웠다.

 

8F2 공정(Folded-bit line)과 6F2 공정(one-bit line)의 레이아웃도. 현재까지 출시된 10나노대 D램은 주로 6F2다./IDEC
8F2 공정(Folded-bit line)과 6F2 공정(one-bit line)의 레이아웃도. 현재까지 출시된 10나노대 D램은 주로 6F2다./IDEC

가장 패터닝이 까다로웠던 건 비트라인 회로다. 로직 공정의 사양 기준으로 CPP(Contacted poly pitch)와 MMP(Minimum metal pitch) 등이 있듯, 메모리에서는 비트라인의 선폭(Line width)이 공정 성능 평가의 잣대다. 비트라인 선폭은 ‘F(Feature)’라고도 하는데, 셀이 일정한 배열로 구성돼있기 때문에 보통 셀 하나의 크기는 F의 4제곱과 같다.

이에 삼성전자와 SK하이닉스는 비트라인 회로부터 EUV를 적용하기로 했다. 하지만 마이크론은 1α나노에 EUV를 도입하면 오히려 웨이퍼 당 가격 경쟁력이 더 떨어진다고 주장한다. 이 회사는 1b나노까지 SADP를 활용하고, 1γ나노는 사중패터닝을 고려하고 있다.

메모리의 경우 1개 레이어를 EUV로 만든다고 가정해도 라인에 2~3대의 EUV 장비를 갖춰야하는데, 수익을 내려면 해당 라인으로 월 300㎜ 웨이퍼 10만장 이상을 생산해야한다. 

삼성전자와 SK하이닉스는 업계 1, 2위인만큼 램프업 후 노드 당 생산량이 300㎜ 웨이퍼 기준 30~40만장이지만, 3위인 마이크론은 전체 생산량을 다 합쳐야 40만장이다. EUV를 들일 수 있는 생산라인도 없다. 

그는 “EUV 장비 자체의 시간당 웨이퍼 처리량(wph)도 기존 ArFi 대비 절반 이하라 확실히 물량을 가져가지 않는 이상 채산성을 확보하기 어렵다”며 “규모의 경제를 중심으로 돌아가는 구조라, 신기술 도입 역시 규모의 경제대로 가는 것”이라고 말했다.

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