매스웍스, FPGA·ASIC 설계 검증을 위한 UVM 지원 시작
매스웍스, FPGA·ASIC 설계 검증을 위한 UVM 지원 시작
  • 김주연 기자
  • 승인 2020.01.15 19:45
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매트랩·시뮬링크 최신 버전(R2019b)부터… UVM 컴포넌트 자동 생성해 테스트 벤치 작성 시간 절반으로
매스웍스가 매트랩(MATLAB) 및 시뮬링크(Simulink)의 최신 버전 2019b(R2019b)에 포함된 'HDL 베리파이어(HDL Verifier)'에서 FPGA 및 ASIC 설계 검증을 위한 범용 검증 방법론(UVM)을 지원한다./매스웍스

매스웍스는 매트랩(MATLAB) 및 시뮬링크(Simulink)의 최신 버전 2019b(R2019b)에 포함된 'HDL 베리파이어(HDL Verifier)'에서 앞으로 프로그래머블반도체(FPGA) 및 전용반도체(ASIC) 설계 검증을 위한 범용 검증 방법론(UVM)을 지원한다고 15일 밝혔다.

UVM은 지난 2009년 반도체 설계자동화(EDA) 표준화 기구 엑셀레라(Accllera)에서 수립한 통합 회로 설계 검증 방법론이다. 유연하고 재사용 가능한 검증 테스트 벤치를 구현할 수 있는 하드웨어 검증 언어(HDL) e의 재사용 방법론(eRM)에 기반한 오픈 검증 방법(OVM)을 차용했다. UVM 클래스 라이브러리는 시스템베리로그(SystemVerilog) 언어에 적용 가능한 자동화를 지원한다.

시장 조사 업체 윌슨 리서치 그룹(Wilson Research Group)에 따르면, FPGA 설계 프로젝트 중 절반(약 48%), ASIC 프로젝트의 71%가 설계 검증에 UVM을 사용하고 있다.

이전까지 알고리즘 개발자와 시스템 설계자들은 주로 매트랩 및 시뮬링크를 통해 새로운 알고리즘을 개발한 후, 설계 검증(DV) 엔지니어가 매트랩 및 시뮬링크 모델을 참조, RTL 테스트 벤치를 일일이 코딩했다. 

앞으로 DV 엔지니어는 HDL 베리파이어를 통해 시뮬링크에서 이미 개발된 시스템 레벨 모델로부터 시퀀스 및 스코어보드 등의 UVM 검증 구성 요소(UVM Component)를 자동생성해 테스트 벤치를 작성하는 데 드는 시간과 비용을 줄일 수 있다. 시놉시스·케이던스·멘토지멘스비즈니스 등 UVM을 지원하는 시뮬레이터에서도 사용 가능하다.

 

알레그로마이크로시스템즈는 이 기능을 활용, UVM 테스트 벤치와 테스트 시퀀스 및 스코어 보드를 작성하는 데 걸리던 시간을 절반으로 단축했다고 설명햇다.

에릭 시건(Eric Cigan) 매스웍스 수석 HDL 제품 마케팅 매니저는 "윌슨 리서치와 멘토지멘스비즈니스가 실시한 2018년도 기능 검증 연구 결과에 따르면, DV 엔지니어들은 ASIC 및 FPGA 프로젝트에 투입하는 시간의 5분의 1가량을 테스트 벤치 개발에 할애하는 것으로 나타났다"며 "이번에 발표한 HDL 베리파이어는 기존의 매트랩 및 시뮬링크 모델로부터 UVM 및 시스템베리로그 DPI 컴포넌트를 생성하는 새로운 기능을 통해 DV 엔지니어의 생산성을 높이는 동시에, 시스템 설계자, 하드웨어 엔지니어 및 DV 엔지니어 간의 협업을 향상시킬 수 있을 것으로 기대된다"고 말했다.



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