코발트는 접점 및 로컬 인터커넥트에, 저마늄은 게이트 형성에 활용

7나노 시대의 문을 극자외선(EUV) 노광 장비가 열었다면, 다음 바톤은 재료가 이어 받는다. 재료·장비·구조의 변화가 번갈아가며 이끌어온 반도체 산업 혁신의 주인공이 다시 한 번 교체되는 셈이다.

금속 재료로 쓰이는 텅스텐⋅구리는 코발트가 대체하고, 채널 재료로는 저마늄(Ge)과 Ⅲ-As이 검토되고 있다.
 

코발트, 텅스텐⋅구리를 대체하다

 

▲n형 금속산화물반도체 트랜지스터(MOSFET)와 p형 MOSFET의 구조. 구리(Cu)로 된 배선층(Metal-1 Cu)과 소자를 연결해주는 접점(Contact, 회색 부분)이 텅스텐(W)으로 채워져 있다./후지쯔
▲(a)n형 금속산화물반도체 트랜지스터(MOSFET)와 p형 MOSFET의 구조. 구리(Cu)로 된 배선층(Metal-1 Cu)과 소자를 연결해주는 접점(Contact, 회색 부분)이 텅스텐(W)으로 채워져 있다. (b)는 인터커넥트를 보여준다./후지쯔, 램리서치

반도체는 수백개의 층이 켜켜이 쌓여있다. 금속 재료는 층 사이사이에 통로를 만들어 전기가 흐를 수 있게 한다.

이때 소자와 금속 배선을 연결하는 원기둥 모양의 영역을 접점(Contact)이라고 하고, 층과 층 사이를 사이를 연결하는 수직 통로를 로컬 인커터넥트(Local Interconnect)라고 한다. 

각각 지하철과 도보를 잇는 지하철역, 그리고 엘리베이터라고 생각하면 된다. 전자(사람)가 몰리기 때문에 이를 감당할 수 있을 정도로 저항이 낮아야 한다.

현재 접점 재료로는 텅스텐(W)이나 구리(Cu)가, 로컬 인터커넥트 재료로는 구리가 주로 쓰인다. 특히 구리는 1990년대 IBM이 듀얼 다마신 공정을 개발, 도입한 후 지금까지 주요 금속 재료로 활용됐다.

하지만 반도체 회로 선폭이 줄어들면서 접점과 로컬 인터커넥트도 점점 얇아졌다. 그러다 직경(CD)이 어느 정도 이하로 좁아지게 되면서 문제가 발생했다.

길이 너무 좁으면 사람들이 부대껴서 속도를 내지 못하는 것처럼, 전자들이 서로 부딪혀 저항이 증가해 전기가 잘 통하지 않는다. 전자의 충돌로 원자가 배선 바깥으로 튕겨져 나가는 전자이동(electromigration) 현상 때문에 구멍(void)이 뚫리는 결함도 발생했다.

특히 이같은 문제는 금속 구조물 간 최소 선폭(MMP)이 36나노(㎚)~40나노로 좁아지는 7나노 공정에서부터 드러나기 시작했다.

 

금속 재료별 특성 및 생산의 한계. 가채광량, 가채년수, 생산집중도, 생산량 1위국 및 비중은 한국무역협회 국제무역원 자료 참고. kg당 가격은 KORES 및 Daily Metal Price 참고./KIPOST
금속 재료별 특성 및 생산의 한계. 가채광량, 가채년수, 생산집중도, 생산량 1위국 및 비중은 한국무역협회 국제무역원 자료 참고. kg당 가격은 KORES 및 Daily Metal Price 참고./KIPOST

대체재로 떠오른 건 코발트(Co)와 몰리브덴(Mo), 루테늄(Ru)이다. 세 재료는 구리보다 단위 면적 당 저항은 높지만, 전자와 전자가 서로 부딪히기 위해 이동하는 평균 거리(EMFP)가 짧아 길이 좁아져도 저항이 크게 증가하지 않는다.

이 중 가장 먼저 채택되기 시작한 건 코발트(Co)다. 코발트는 20나노 이하로 직경이 줄어들어도 저항 값이 변하지 않고, 상대적으로 제어도 쉬워 화학기상증착(CVD)과  어닐링(Annealing) 공정을 쓸 수 있다.

산화가 잘 되지 않아 구리처럼 두꺼운 장벽 층(Barrier layer, 다른 구조물과 구리가 반응하지 않도록 막아줌)이 필요 없다.

루테늄은 백금속의 일종으로 반도체에 사용하기엔 지나치게 비싸다. 제어가 어려워 CVD로 증착하는 방법도 개발되지 않았다.

몰리브덴은 코발트와 가격은 비슷하지만, 산화가 쉽게 돼 다른 구조를 오염시킬 수 있었고 루테늄처럼 제어가 힘들었다.

 

12나노 CD의 배선에서 코발트와 구리를 썼을 때 저항값 비교./어플라이드머티리얼즈, IEDM 2017
12나노 CD의 배선에서 코발트와 구리를 썼을 때 저항값 비교./어플라이드머티리얼즈, IEDM 2017

인텔은 10나노 공정에서 접점 재료를 코발트로 바꿨고, 로컬 인터커넥트 재료는 구리를 쓰되 코발트로 이를 감싸는 캡 층(Cap layer)을 만들었다. 이를 통해 배선 저항은 60%, 접점 저항은 3분의 2로 줄였다.

업계에 따르면 삼성전자 또한 7나노 공정에서 접점을 형성할 때 코발트를 활용한다. 로컬 인터커넥트 재료로는 5나노 공정부터 채택할 것을 검토하고 있다. 이를 구현하려면 식각과 화학기계연마(CMP) 공정 개선이 필요하다.

나오미 요시다(Naomi Yoshida) 어플라이드머티리얼즈 임원(Director)은 “5나노 이하 공정을 구현하려면 금속 층의 두께가 줄어야하고, 전도성을 유지하려면 코발트 같은 새로운 재료를 택할 수밖에 없다”고 말했다.
 

채널 재료 바뀌고 구조도 변한다… 저마늄(Ge)

N형 금속산화물반도체 트랜지스터(NMOSFET)에서 소스와 드레인, 게이트./SK하이닉스 블로그
N형 금속산화물반도체 트랜지스터(NMOSFET)에서 소스와 드레인, 게이트./SK하이닉스 블로그

반도체 트랜지스터는 소스(Source)와 드레인(Drain) 사이에 게이트(Gate)가 위치한 형태다. 일정 정도 이상의 전압을 인가하면 소스에서 출발한 전류가 드레인으로 이동하는데, 이 때 전류가 흐르는 면을 ‘채널(Channel)’이라고 한다.

현재 채널은 실리콘 웨이퍼 상에서 만들어진다. 하지만 미세화로 소스와 드레인 사이의 거리가 좁아지면서 채널이 짧아졌고, 이로 인해 미처 이동하지 못한 전자가 채널 바깥으로 빠져나오는 누설 전류가 늘어났다. 채널에서 전자가 더 빨리 이동해야할 필요가 생긴 셈이다.

차세대 채널 재료로 떠오르는 후보는 저마늄(Ge)과 Ⅲ-Ⅴ족 및 아세나이드(As) 혼합 재료다. 각각 P형, N형 MOSFET용으로, 전자이동도는 실리콘(1500㎠/Vs)보다 각각 2배 이상, 26배 이상 빠르다. N형 MOSFET은 구조상 실리콘이 받는 응력이 더 커 채널의 전자이동도가 더 높아야한다.

문제는 이들 재료를 실리콘 웨이퍼 전면이 아닌 일부에만 선택적으로 만들어야 하는데(Selective epi), 이들 재료와 실리콘의 결정 모양(격자상수)이 서로 맞지 않아 실리콘 웨이퍼 위에 이들을 성장시키는 것 자체가 어렵다는 것이다.

 

GAA 구조 트랜지스터는 실리콘과 실리콘저마늄을 층층이 성장시켜 이후 실리콘저마늄을 제거, 게이트를 만든다./IMEC, UCPSS 2018
GAA 구조 트랜지스터는 실리콘과 실리콘저마늄을 층층이 성장시켜 이후 실리콘저마늄을 제거, 게이트를 만든다./IMEC, UCPSS 2018

먼저 실마리가 잡힌 건 저마늄이다. 게이트올어라운드(GAA) 구조에서는 실리콘과 실리콘저마늄(super-lattice SiGe)을 초격자 상태로 층층이 성장시켜 나중에 SiGe를 식각하고 그 자리에 게이트를 만든다. 격자 상수가 다르다는 점을 역이용하는 셈이다.

채널로는 아직 갈 길이 멀다. 아예 실리콘 웨이퍼 위 전면을 해당 재료로 덮어버리는 방안도 검토됐지만 시간당 웨이퍼 처리량(wph)이 10~15장에 불과해 생산성이 낮고, 다른 재료와 혼합해서 격자 상수를 일치시키면 재료의 특성이 저하된다.

최근에는 이를 원자층증착(ALE) 공정으로 웨이퍼 위에 도포하는 방안이 활발하게 연구되고 있다.

데니스 H.반 도프(Dennis H. van Dorp) 아이멕(IMEC) 시니어 연구원은 “염화수소(HCI) 등으로 수소이온농도(pH)를 조절해 반응 속도를 높여도 처리량을 늘릴 수 있다”고 말했다.

저작권자 © KIPOST(키포스트) 무단전재 및 재배포 금지