대만 반도체 산업에서 FO-PLP(Fan-out panel level packaging) 기술이 공정 기술과 자동화 가공 장비에 적극적으로 채용되고 있다.

최근 10년 간 줄곧 스마트폰 수요가 반도체 수요를 이끈 가운데 더 빠른 처리 속도와 더 많은 기능을 통합하기 위해 더 얇고 전력효율 높은 반도체가 요구돼왔다. 이에 대응하는 패키징 추이가 절반 이상의 스마트폰 IC에 적용되면서 FO-PLP 채용이 확대되고 있다.

산업연구원 산업과기국제전략발전소가 공개한 글로벌 패키징 장비 추이에 관한 기계 및 시스템 연구팀 자료에 따르면 TSMC의 경우 CoWoS(Chip-on-Wafer-on-Substrate) 기술을 심화하고 TSV를 채용한  웨이퍼를 매개체로 삼아 단일 부품으로 여러 칩을 통합했다. 이를 통해 전력 소모를 줄이면서 시스템을 개선하고 부품 면적도 축소할 수 있다.

▲TSMC 사옥. /TSMC 제공

TSMC는 이어 FO-PLP 도입을 확산할 계획이며 원가가 CoWoS 대비 낮아질 수 있으면서 모판도 절감하고 원가가 기존 POP 패키징 대비 20~30% 가량 낮아지는 것으로 알려졌다.

업계에서는 관련 기술은 애플이 설계하고 TSMC가 독점으로 위탁생산하는 프로세서에 적용되고 있다.

산업연구원은 FO-PLP가 FOWLP와 마찬가지로 전기 성능과 I/O 밀도를 높이면서 박형화 설계를 지원한다고 지적했다. 이에 산업계에서는 더 큰 면적 생산을 통해 원가를 낮추고 패키징 공장과 PCB 및 패널 공장 등에 투입될 수 있을 것으로 보고 있다.

웨이퍼 레벨과 비교했을 때 이미 성숙한 장비와 기술로서 FO-PLP는 공정 가공 기술과 자동화 가공 장비와 매칭되면서 기업에 의해 적극적으로 개발되고 있는 단계다. 다만 패키징과 구조적 문제로 수율을 낮출 위험이 크기 때문에 극복 이슈가 제기되고 있다.