AP도 2.5D 반도체처럼… 메모리 적층·로직과 한 패키지로

삼성전자가 재배선(RDL) 인터포저와 팬아웃 시스템인패키지(FoSiP)를 미래 먹거리로 낙점했다.

TSMC의 팬아웃웨이퍼레벨패키지(FoWLP) 기술 ‘InFo’보다 한차원 더 높은 기술력으로 미래 고객사를 사로잡겠다는 계획이다. RDL 인터포저는 저밀도 SoC와 서버, FoSiP는 고밀도 애플리케이션프로세서(AP)에 쓰기로 했다.

 

저렴한 2.5D 솔루션의 핵심,  RDL 인터포저 

 

메모리와 로직 반도체는 가까울수록 신호를 주고받는 속도가 빨라져 성능이 높아진다. 하지만 두 반도체는 서로 다른 공정에서 생산된다. 이같은 이기종 반도체를 하나의 패키지 안에 집적하기 위해 쓰이는 기판이 바로 인터포저다.

현재 고대역폭메모리(HBM)와 로직 반도체를 하나의 패키지로 만들 때는 기판으로 실리콘 인터포저가 쓰인다. 문제는 메인 기판과 반도체를 연결하기 위해 구멍을 뚫는 실리콘관통전극(TSV) 공정이 어려워 수율을 확보하기 어렵고, 가격도 높다는 점이다. 

 

▲D램이 층층이 쌓아 만들어진 고대역폭메모리(HBM, 왼쪽)과 로직 반도체를 하나로 패키지할 때 실리콘 인터포저가 활용된다./AMD

2.5D 패키지용 실리콘 인터포저는 장당 100달러(11만원) 정도로, 실리콘 인터포저의 평균 가격 30달러(3만원)의 3배 이상이다. 여기에 공정 비용까지 합치면 가격은 더 뛴다.

RDL 인터포저는 인터포저 내부에 재배선층이 형성돼있는 유기 인터포저다. TSV 공정이 없고, 유기 인터포저 가격도 실리콘 인터포저의 10분의1에 불과해 상대적으로 제조 비용이 저렴하다.

또다른 장점은 웨이퍼 크기로도, 패널 크기로도 패키지 공정을 진행할 수 있다는 점이다. 삼성전자 반도체연구소는 두 가지 방향을 모두 연구개발 중으로 웨이퍼 기준으로는 2~5㎛로 L/S를 줄였고, 패널로는 2㎛까지 줄이는 게 목표다. 

2.5D 실리콘 인터포저의 L/S는 1㎛고, 삼성전기가 하고 있는 패널레벨패키지(PLP)의 L/S는 15~20㎛ 정도인 점을 감안하면 2.5D 실리콘 인터포저보다는 밀도가 낮지만, PLP보다는 미세화에 유리한 셈이다.

RDL 공정은 △캐리어 위에 RDL 형성, △RDL에 여러 반도체를 올려 본딩, △밀봉, △캐리어를 떼내고 볼을 붙이고, 반도체 윗부분을 노출 △RDL 인터포저를 기판 위에 붙인 후 △몰딩하는 순서로 진행된다.

현재 가장 개선해야할 점은 반도체를 여러 개 올렸을 때 인터포저가 휘어지는 현상이다.

 

▲RDL 인터포저 제조 공정./ECTC

삼성은 RDL 인터포저 기반 2.5D 패키지를 저가형 AP와 서버, 고성능컴퓨팅(HPC) SoC에 쓸 계획이다. 상대적으로 패키지 크기에 구애받지 않지만 I/O 수는 적지 않은 반도체에 적합하다는 설명이다. 

삼성전자는 지난해 4분기 RDL 인터포저 위에 4개의 HBM과 1개의 로직 칩을 올린 제품의 기계식 샘플(Mechanical sample)을 내놨다. 오는 2025년까지 솔루션을 개발 완료해 자체 생산하겠다는 전략이다. 

각 제품마다 RDL의 모양이 달라 맞춤 생산을 해야해 주문 생산을 맡기기에는 부담스럽다는 이유다. 현재 RDL 인터포저 라인은 삼성전자·삼성전기가 공동으로 쓰고 있는 천안 팬아웃(Fo) 생산 라인 옆에 있는 것으로 파악된다.

 

‘지능형 모바일 기기’ 속 고밀도 AP, FoWLP보다 나은 FoSiP

 

RDL 인터포저가 상용화된다고 해서 실리콘 인터포저가 완전히 대체되지는 않을 전망이다. 

삼성전자는 RDL 인터포저와 함께 고밀도 AP에 적용되는 패키지 방식도 고안하고 있다. TSMC의 FoWLP 기술인 ‘InFo’보다 성능이 좋은 솔루션으로, 연내 초기 샘플을 내놓고 반등의 기회를 잡을 계획이다.

현재 AP 패키지에는 위에 D램 패키지를 올리고, 방열 성능을 강화하기 위해 배선을 기판 바깥으로 빼 입출력(I/O) 수를 늘릴 수 있게 한 팬아웃 패키지온패키지(Fo PoP) 솔루션이 적용된다. 

문제는 방열이다. PoP에서는 아래 위치한 로직 반도체의 두께가 두꺼울수록 기판으로 전달되는 열이 많아지고, 패키지 내 대류현상으로 전체 방열 성능이 좋아진다. 하지만 사람 손보다 작은 스마트폰에 들어가는 AP는 크기와 두께를 키우는 데 한계가 있다. 

때문에 삼성전자는 메모리를 AP위가 아닌 옆으로 배치해 RDL로 연결한 Fo SiP 솔루션을 개발 중이다. 메모리는 D램 6개를 쌓을 계획이다. 

메모리의 맨 윗층부터 맨 아래층까지 TSV로 연결해야하는데, 너무 많이 쌓다보면 오히려 속도가 떨어지기 때문이다. 고층 건물에 엘리베이터가 하나뿐이라면 층마다 사람이 타고 내려야해 오히려 속도가 느려지는 것과 비슷한 원리다.

AP와 메모리가 위아래가 아닌 양 옆으로 나란히 있기 때문에 전체 솔루션의 크기가 커질 수밖에 없지만, 이전 PoP보다 열 저항을 76% 수준으로 줄일 수 있고 인터페이스 대역폭이 4배 이상 커져 크기 증가(10%)로 인한 단점을 충분히 극복할 수 있다는 설명이다.

이때 쓰이는 기판은 실리콘 인터포저가 유력하다. 이기종 반도체를 하나로 집적할 수 있는 기판 중에선 L/S가 가장 미세하기 때문이다. L/S가 적어야 고밀도 반도체에 대응할 수 있다.

삼성전자 관계자는 “RDL 인터포저가 실리콘 인터포저를 완전히 대체할 수 있는 것은 아니다”며 “실리콘 인터포저는 고밀도 패키지에, RDL 인터포저는 여러 반도체를 한 번에 패키지하거나 상대적으로 밀도가 낮은 반도체 패키지에 쓰일 것”이라고 말했다.

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