삼성전자와 후발 업체간 기술 격차는 앞으로 더욱 벌어질 가능성이 높다. 

20나노 이후 18나노 차세대 D램 공정에서는 커패시터 처리 기술이 더욱 중요해지기 때문이다. SK하이닉스와 마이크론이 분자 단위 유전막 형성 기술로 18나노에 진입하려면 기술적 난도는 기하급수적으로 높아진다. 

유전막 두께가 두꺼운 만큼 커패시터 높이를 훨씬 높게 쌓아야 한다. 삼성전자 D램은 경쟁사 제품보다 커패시터 폭이 넓어 만들기 쉬운 구조다.

반도체 공정에 새로운 물질을 쓰는 것은 상당한 도전이다. 0.1%의 소재 변화로 반도체 생산 수율은 10~20% 이상 떨어질 수 있다. 삼성전자는 20나노 공정에서 이미 새로운 물질을 투입해 경험과 노하우를 축적함에 따라 후발업체보다 훨씬 유리한 상황이다.

▲반도체 검사 공정/ 삼성전자 홈페이지 캡처

미세공정에 따른 D램 생산량 증가효과도 점차 줄어들고 있다. 소자 업체 입장에서는 위험을 무릅쓰고 미세공정을 단행할 이유가 줄어든 셈이다.

통상 D램 미세공정이 진행되면 웨이퍼당 칩 생산량은 60% 가까이 늘었다. 공정 비용이 30% 가량 높아져 결과적으로 소자업체는 30% 가량의 원가 개선 효과를 거뒀다.

그러나 차세대 D램 공정에서는 이 같은 효과를 기대하기 힘들다. 20나노에서 18나노로 전환한다고 해도 웨이퍼당 칩 생산량 증가 효과는 30% 수준으로 추산된다.

비용 증가의 가장 큰 원인은 노광이다. 반도체 소자 업체는 40나노 이하 미세공정에서 더블 패턴(DPT) 노광을 쓰고 있다. 종전에는 D램 회로를 한 번에 그렸지만, 선폭이 워낙 얇아져 두 번에 나눠 그릴 수밖에 없어진 것이다.

20나노까지 DPT 공정으로 생산할 수 있지만, 18나노부터는 네 번의 노광 공정이 필요한 쿼드러플 패턴(QPT)이 필요하다. 종전보다 노광 처리 비용이 크게 늘어날 수밖에 없다.

원가 상승율이 30%를 웃돈다면 소자 업체 입장에서는 굳이 미세공정을 전환할 유인이 적어진다. 현재 기술 수준으로는 삼성전자를 제외하면 공정 비용 수준을 30% 이하 수준으로 맞출 수 있는 업체는 없는 것으로 관측된다.