대만 TSMC가 2nm 이하 공정 개발을 진행하면서 1nm 개발 역시 목표로 삼고 있는 것으로 전해졌다. 

중국 언론 신랑VR은 TSMC의 최신 주주회의 동정을 전하며 2nm 이하 공정을 연구개발하고 있으며 1nm 공정 역시 목표라고 보도했다. TSMC의 내부 로드맵에 따르면 올해 5nm 공정 정식 양산에 이어 내년 3nm 양산을 목표로 하고 있으며 현재 2nm 공정 연구개발 단계다. 2nm 제품은 2024년 출시될 것으로 계획됐다.

1nm 공정은 기존 실리콘 반도체의 한계를 넘어설 것으로 보이며, 업계에서는 새로운 재료의 대체가 필요하다는 분석을 내놓고 있다. 예컨대 탄소나노튜브, 나노시트 등이 거론된다. 

IBM 연구팀은 앞서 2017년 이미 1nm 트랜지스터를 개발했으며 당시 재료로 탄소나노튜브가 쓰였다. 

지난해 핫칩스 회의에서 TSMC의 연구개발부문 책임자이자 기술연구부총경리인 필립웡(黄汉森)은 트랜지스터가 2050년 수소원자크기가 되고, 0.1nm 반도체 공정에 이를 것으로 예측하기도 했다. 

당시 필립웡은 탄소나노튜브(1.2nm)를 활용해 트랜지스터의 연산 속도를 높이면서 크기는 줄일 수 있다고 설명했다. 이와 동시에 P램(PRAM)과 STT램(STT-RAM)이 프로세서와 함께 패키징되면서 더 작은 체적에 빠른 데이터 전송이 가능해질 것으로 예상했다. 

앞서 TSMC의 창업자인 모리스창 전 회장은 2nm 이하 공정의 경우 '불확실성'이 존재한다며 어려운 단계가 될 것이라고 토로한 바 있다. 이에 1nm 공정 연구개발이 이뤄진다면 모리스창 전 회장의 예상을 뛰어넘는 기술 성과를 거두게 될 것 인지 관심이 모아진다.

아직 2nm 공정의 성과 역시 내다보기 어려운 상황이란 점에서 1nm 공정을 예측하는 것은 섣부른 일이란 분석도 있다. 투자 대비 효율성 등 면밀한 검토가 필요한 것이다.

최근 디지타임스는 TSMC가 이미 2nm 공정 초기 연구개발을 진행하고 있다고 전하면서 아직 2nm 공정에 대한 상세한 정보는 알려지지 않았지만 더 빠르고 밀도 높은 트랜지스터 연구가 이뤄질 것으로 예상했다. TSMC는 지난해 9월 2nm 개발을 공식화했다.