IMEC 로드맵… 3나노 게이트올어라운드(GAA) 이어 2나노 포크시트, 1나노 CFET까지
연구개발(R&D) 및 공정 비용 수직 상승… 성능·전력효율·면적·비용(PPAC) 최적화할 방법은

반도체 산업에 구조 변경의 물결이 다가오고 있다.

반도체는 어떤 구조든 쌓고 깎는 걸 반복해 만들어진다. 공정 기반 기술 자체에는 큰 차이가 없지만, 난이도가 올라가면서 추가 연구개발(R&D)이 필요하다. 소재와 설계는 변동폭이 더 크다. 소재의 경우 실리콘(Si) 기판을 제외한 대부분이 영향을 받고, 설계는 복잡성이 커지면서 비용이 수 배 늘어난다. 

한 번 구조가 바뀌면 연구개발(R&D)에서 양산까지 보통 10년의 기간이 걸리는 건 이 때문이다. 

핀펫(FinFET)의 시대가 저물어가는 지금, 업계는 3나노와 2나노, 1나노 회로 선폭을 구현할 수 있는 반도체 구조를 모색하고 있다. 3나노에는 게이트올어라운드(GAA) 구조가 적용되고, 2나노와 1나노 때는 또다시 구조가 변할 전망이다. 
 

변화의 시작, 3D 핀펫

반도체의 구조가 처음 바뀐 건 지난 2001년이다. 이종호 서울대 교수가 원광대 재직 시절 카이스트와 합작 연구로 ‘벌크 핀펫(Bulk FinFET) 기술을 개발했다. 그로부터 양산까지 약 10년이 걸렸다. 

 

2D 플래너 구조의 반도체와 3D 핀펫 구조의 반도체 비교./삼성반도체이야기
2D 플래너 구조의 반도체와 3D 핀펫 구조의 반도체 비교./삼성반도체이야기

반도체는 P/N 트랜지스터와 접점(Contact), 인터커넥트(Interconnect)의 세 부분으로 구성된다. 트랜지스터는 반도체를 켜고 끄는 스위치 역할을 하며, P와 N이 모두 들어가기 때문에 상보성 금속 산화물(CMOS)이라는 공정 이름이 붙었다. 트랜지스터와 인터커넥트는 접점이 모인 중간선(MOL)이라는 층에서 만난다.

트랜지스터는 칩 하나당 많게는 수백억개가 들어가 서로 연결된다. 트랜지스터에 전압을 넣으면 게이트에 전압이 걸려 소스와 드레인 사이에 전류가 이동할 수 있는 길(채널)이 생기고, 소스에서 드레인으로 캐리어가 이동하면서 동작한다. 게이트가 소스와 드레인 사이에 흐르는 전류를 제어하는 일종의 수도꼭지 역할을 하는 셈이다.

2000년대 후반까지만 해도 상보성금속산화물(CMOS) 공정에서 만든 반도체는 모두가 2D 평면(Planar) 구조였다. 당시 업계는 채널의 길이를 줄여 소스에서 드레인 사이의 거리를 단축, 회로 선폭을 축소시키는 방향으로 연구개발을 추진했다. 

하지만 소스-드레인 간의 거리를 지나치게 줄이면 게이트 또한 얇아지기 때문에 결과적으로 채널 크기가 줄어들었고, 소스에서 게이트로 흐르는 전류의 흐름을 제대로 제어할 수 없었다. 때문에 업계는 20나노가 평면 구조의 마지노선이 될 것으로 예측했다.

이를 뒤집은 게 핀펫 구조다. 핀펫 구조는 소스와 드레인이 바깥으로 툭 튀어나온 형태다.  게이트가 채널과 3면에서 만나기 때문에 소스-드레인 사이에 흐르는 전류를 보다 효율적으로 제어할 수 있다. 

 

공정별 반도체 개발비 탑다운. 2013년 자료로 14나노까지만 참고. 7나노 개발비는 더 높다./Gartner
공정별 반도체 개발비 탑다운. 2013년 자료로 14나노까지만 참고. 7나노 개발비는 더 높다./Gartner

핀펫은 기존 2D 구조보다 형태가 복잡하기 때문에 공정 수도 늘어나고, 설계 시 고려해야할 점이 많다. 이에 보통 28나노에서 14나노 핀펫(FinFET)으로 옮겨가면 마스크 비용을 포함한 개발비(NRE)가 갑절로 뛴다고 추산한다.

 

핀펫을 이을 게이트올어라운드(GAA)

핀펫이라고 해서 만능은 아니다. 

핀펫 시대, 업계는 핀의 두께를 줄이고 높이를 키우는 방식으로 회로 선폭을 좁혔다. 하지만 핀의 두께가 얇아지다보면 이전 2D 구조였을 때와 비슷한 누설 전류 문제가 발생한다. 이와 맞물려 인터커넥트 또한 소형화되면서 기생 저항이 생겨 저항 커패시턴스 지연시간(RC Delay) 및 전압 강하 현상(IR Drop)이 대두됐다.

 

▲트랜지스터의 구조 변화. 2D 트랜지스터(왼쪽)는 게이트와 채널(회색)이 한 면에서만 만났지만 핀펫 구조에서는 게이트 3면이 채널과 만난다. GAA 구조는 모든 면이 채널과 닿아있다./삼성전자 글로벌 뉴스룸
트랜지스터의 구조 변화. 2D 트랜지스터(왼쪽)는 게이트와 채널(회색)이 한 면에서만 만났지만 핀펫 구조에서는 게이트 3면이 채널과 만난다. GAA 구조는 모든 면이 채널과 닿아있다./삼성전자 글로벌 뉴스룸

그래서 나온 게 게이트올어라운드(GAA) 구조다. 핀펫이 게이트와 채널이 3면에서 만나는 구조였다면 GAA는 게이트와 채널이 4면에서 만나는 형태다. GAA는 얇은 튜브를 수직으로 세우는 나노 와이어를 활용하거나 나노 시트를 층층이 쌓아 구현하는데, 대세는 채널 폭에 제한이 없는 나노 시트다. 

나노 시트 기반 GAA는 실리콘 기판에 실리콘-게르마늄(SiGe)과 실리콘(Si)을 교대로 층층이 쌓고 핀 형성, 내부 스페이서(Inner Spacers), 소스-드레인, 고유전율 금속 재료 증착 등의 순서로 만든다. 

현재 업계가 개발 중인 GAA는 같은 선폭의 핀펫 대비 임계전압이 낮아 전력소모량을 15~20% 줄일 수 있지만 MOL과 배선(BEOL)이 바뀌는 건 아니라 성능은 한자릿수 개선된다. 

아이멕(IMEC)은 이를 넘어서기 위해 BEOL에 매립형 전력선(buried power rail)을 형성, 인터커넥션을 원활하게 할 수 있도록 돕는 방안을 제안했는데, GAA 이후 차세대 구조부터 도입될 가능성이 높다.
 

GAA는 거쳐가는 기술? 2나노·1나노 때 구조 또 바뀐다

삼성전자는 나노 시트를 기반으로 한 GAA 구조를 3나노부터 도입할 계획이다. TSMC는 3나노까지는 핀펫을 활용할 계획인데, 대신 채널 재료를 고이동도 물질인 SiGe로 바꾸는 방안이 유력하다. GAA 구조는 2나노에 적용할 것으로 예상된다.

TSMC가 구조 변화를 꺼리는 이유는 단순하다. 반도체 구조가 바뀌면 공정 전환(Migration)이 사실상 불가능하다. 설계부터 다시 해야한다는 뜻이다. 극자외선(EUV) 노광 기술이 처음 도입된 7나노 때 수요 기업들이 공정 개발 초기부터 파운드리 업체와 협력한 건 이 때문이다.

아이멕은 GAA 구조가 3나노에서만 쓰이고 2나노와 1나노 때는 또다시 구조가 바뀔 것이라고 예측, 연구개발(R&D)에 한창이다. 아이멕은 삼성전자, 글로벌파운드리와 함께 3나노 GAA 구조를 개발한 주역이다.

회로 선폭을 줄이려면 셀 내에서 N트랜지스터(nFET)와 P트랜지스터(pFET)의 간격을 축소해야한다. 하지만 핀펫과 GAA 모두 공정 제한으로 N/P 트랜지스터의 간격을 좁히기가 어렵다. 예를 들어 핀펫에서는 일반적으로 N/P 트랜지스터 사이에 2개의 핀 간격 정도가 필요하며, 이는 총 가용 공간의 최대 절반을 차지한다.

 

핀펫부터 나노시트, 포크시트까지 반도체 구조 변화./IMEC

아이멕이 정해놓은 GAA의 차세대 버전은 포크시트(Forksheet) 기반 GAA다. 나노 시트를 활용하는 건 같지만, 게이트 중간에 유전체 벽을 세워 게이트를 물리적으로 P/N으로 나눠 P/N의 거리가 가까워져도 전류가 누설되는 등의 문제가 없도록 했다.

나명희 아이멕 박사(부사장)는 지난 13일 한국반도체학술대회 기조연설에서 “2나노 실험 결과 포크시트 GAA 구조는 나노시트 GAA 구조 대비 성능은 20%, 밀도는 30% 높일 수 있었다”고 설명했다.

포크시트 GAA는 나노시트 GAA 프로세스에 몇몇 추가 공정을 추가해 구현할 수 있다. 아예 설계를 다시 해야하는 건 아니지만, 공정 비용은 그만큼 증가한다. 

설계자산(IP) 업계 관계자는 “GAA에서 구조가 많이 바뀌는 게 아니기 때문에 큰 문제는 없을 것 같지만, 셀 라이브러리 등을 다시 만들어야할 수도 있다”며 “선도 업체들이 IP 업체와 함께 제품개발키트(PDK)를 만들고 있는 것으로 알고 있다”고 말했다.

 

CFET 구조./IMEC
CFET 구조./IMEC

그 다음을 잇는 건 1나노, 보완 전계효과트랜지스터(CFET, Complementary FET)다. pFET 위에 nFET을 접어 올린 구조의 CFET은 CMOS 공정의 최종 버전이다. 나노 시트 기반으로 CFET을 구현하면 추가적인 성능 향상을 노릴 수 있고, 회로 선폭에도 유리하다. 로직 셀 면적은 25%, S램 면적은 50% 정도 줄어든다고 나 박사는 설명했다.

나 박사는 “아직 CFET은 기술 검증 단계로 시뮬레이션에서 잠재력을 확인했다”며 “7나노까지 연구개발(R&D)이 로직 셀 스케일링에 주력했다면, 5나노부터는 이와 더불어 패키지, 아키텍처 등 전체 시스템 기능을 확장하는 방향으로 나아가고 있다”고 말했다.

저작권자 © KIPOST(키포스트) 무단전재 및 재배포 금지