SK하이닉스, DDR5 D램 개발… 2020년 양산 개시
SK하이닉스, DDR5 D램 개발… 2020년 양산 개시
  • 김주연 기자
  • 승인 2018.11.15 21:38
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서버·PC용 RDIMM 등 주요 고객사에 전달… 전송속도 1.6배 향상

SK하이닉스(대표이사 부회장 박성욱)는 국제반도체표준협의기구(JEDEC) 규격을 적용한 DDR5 D램을 세계 최초로 개발했다고 15일 밝혔다.

 

▲SK하이닉스가 개발한 2세대 10나노급 DDR5 D램./SK하이닉스
▲SK하이닉스가 개발한 2세대 10나노급 DDR5 D램./SK하이닉스

DDR5는 빅데이터, 인공지능(AI), 기계학습(ML) 등 차세대 시스템에 최적화된 초고속·저전력·고용량 차세대 D램 표준규격이다.

SK하이닉스의 16Gb DDR5 D램은 2세대 10나노급(1y나노) 공정에서 생산된다. 회사는 주요 칩셋(ChipSet) 업체에 DDR5 D램 기반 서버 및 PC용 RDIMM(Registered Dual In-line Memory Module)과 UDIMM(Unbuffered DIMM)을 제공했다. 양산은 2020년이다.

DDR5 D램은 이전 세대인 DDR4 D램보다 동작 전압이 기존 1.2V에서 1.1V 줄어 전력소모량이 30% 감축됐다. 전송 속도는 3200Mbps에서 5200Mbps로 1.6배 가량 향상됐다. 이는 3.7GB 용량의 풀HD급 영화 11편을 1초만에 다운로드받을 수 있는 수준이다.

DDR5 D램은 JEDEC의 표준에 맞춰 데이터를 저장하는 셀 영역의 관리 구역 단위(Bank)를 16개에서 32개로 확장했다. 각 뱅크는 독립적으로 활성화·비활성화 할 수 있고 뱅크를 활성화하면 해당 뱅크의 데이터를 연속으로 읽고 쓸 수 있다.

읽기/쓰기 명령에 의해 연속 입·출력되는 데이터의 수도 8개(BL8)에서 16개(BL16)로 늘렸다. 한 번에 처리할 수 있는 데이터가 2배 증가한 셈이다. 내부에 오류정정 회로(ECC)도 내장, 고용량에서의 신뢰성을 확보했다.

초고속 동작 특성을 확보하기 위한 기술들도 적용됐다. 회로 기술로는 △채널이 고속으로 동작할 때 발생하는 반사 잡음을 제거하는 ‘DFE(Decision Feedback Equalization)’, △D램의 출력 데이터를 외부 클록에 동기화시켜 읽기 데이터의 왜곡·잡음을 최소화하는 ‘DLL(Delay locked loop)’, △연속 클록 또는 데이터 신호 펄스의 고점과 저점을 50대50으로 맞추는 DCC(Duty Cycle Correction) 등이다.

이외 △시스템 가동 시 읽기·쓰기 회로를 고속에 최적화되도록 미세하게 조정하는 ‘고속 트레이닝 기술(high speed training scheme)’, △명령어·데이터 처리를 병렬화하기 위한 4상 클로킹(4phase clocking) 등도 담겼다.

조주환 SK하이닉스 D램개발사업 VPD담당 상무는 “세계 최초로 JEDEC 표준 규격의 DDR5 D램 제품을 만든 기술 경쟁력을 기반으로, DDR5 시장이 열리는 2020년부터 본격 양산해 고객 수요에 적극 대응할 계획”이라고 말했다.


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